Компания Intel заявила о том, что в течении недели будут оглашены 8 научных докладов, раскрывающих ключевые результаты проведенного исследования в области будущих программируемых многопроцессорных архитектур.

Доклады будут опубликованы в Intel Technical Journal с целью удовлетворить потребность разработчиков в информации, необходимой для своевременной разработки программного обеспечения, способного в полной мере реализовать потенциал современных многоядерных процессоров.



Шон Коэл (Sean Koehl), один из сотрудников компании Intel в области стратегии развития технологий уже пролил свет на содержимое докладов при помощи блога компании. По его словам, один из докладов раскрывает концепцию "вычислительного центра в процессоре" ("data center-on-a-chip"). В рамках этой концепции исследователи Intel проработали возможность использования в качестве вычислительного центра для нужд электронной коммерции будущих многопроцессорных систем с количеством процессоров 133 и более, основанных на использовании 32-ядерных процессоров. Каждое ядро такого процессора будет способно обрабатывать до 4 потоков и использовать при этом преимущества технологии "синхронной многопоточности" (SMT – simultaneous multithreadung). Суть данной технологии заключается в повышении общей эффективности обработки задачи при разбиении ее на несколько независимых потоков.

В докладе отмечается и необходимость пересмотра архитектуры памяти для того, чтобы сбалансировать такую мощную вычислительную систему. Представленная модель изменений включает в себя обновленную иерархию многоуровневой кэш-памяти, которая теперь содержит и кэш-памяти четвертого уровня с высокой пропускной способностью. Более того, раскрывать специфику организации и интеграции кэш-памяти четвертого уровня в современных многоядерных процессорах будет отдельных доклад компании. В нем будет отражена проблема расположения такой кэш-памяти для достижения необходимого уровня пропускной способности. Тема интеграции большого количества ядер в одном процессоре будет также раскрыта в отдельном докладе.

Далее, отдельным докладом будут представлены результаты исследования на тему размещения и интеграции кэш-памяти между ядрами процессоров, а так же исследования на тему интеграции некоторых внешних компонент вроде контроллеров памяти или мостов ввода-вывода и обработчиков графики. Остальные доклады будут, в большей степени, раскрывать специфику программных и аппаратных инноваций, которые, в частности, помогут разработчикам контролировать различные встроенные ускорители при помощи специальных наборов инструкций.